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CPLD单稳态电子电路设计详解

本文摘要:伴随着电子信息技术尤其是数据集成化电路技术性的飞速发展,目前市面上经常会出现了FPGA、CPLD等规模性数据集成化电路,而且其工作中速率和产品品质大大的提高。运用规模性数据集成化电路搭建基本的单稳态集成化电路所搭建的作用,更非常容易合乎总宽、精密度和溫度可靠性层面的回绝,并且搭建一起更非常容易得多。 下边,小编就怎样在规模性数据集成化电路里将輸出的较宽脉冲信号展宽成具有一定总宽和精密度的长脉冲信号保证一详细解读。

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伴随着电子信息技术尤其是数据集成化电路技术性的飞速发展,目前市面上经常会出现了FPGA、CPLD等规模性数据集成化电路,而且其工作中速率和产品品质大大的提高。运用规模性数据集成化电路搭建基本的单稳态集成化电路所搭建的作用,更非常容易合乎总宽、精密度和溫度可靠性层面的回绝,并且搭建一起更非常容易得多。

下边,小编就怎样在规模性数据集成化电路里将輸出的较宽脉冲信号展宽成具有一定总宽和精密度的长脉冲信号保证一详细解读。  单稳态脉冲展宽电路  在诸多的CPLD器件中,LatTIce公司在GAL基本上运用isp科研开发出拥有一系列ispLSI线上可编程逻辑器件(下列全名isp器件),其基本原理和特性在很多杂志期刊上早有报道,并且中国了解非常多的电路设计方案工作人员十分熟识。

Lattice公司的isp器件给小编印像深达的是其工作中的可信性比较低。图1就是一种将輸出的较宽脉冲信号展宽成具有一定总宽和精密度的长脉冲信号的电路电路原理图。

    图上,TR为輸出的较宽脉冲雷达信号;CP为輸出的系统软件数字时钟脉冲信号;Q就是单稳态脉冲展宽电路键入的长脉冲信号。图上的模块电路标记D1既是展宽脉冲的最前沿造成电路,也是展宽脉冲总宽组成电路;D2、D3是二进制电子计数器,关键用以展宽脉冲的总宽操纵电路。

依据对脉冲总宽的各有不同回绝,能够应用各有不同十位数的二进制或其他十进制的电子计数器(这儿,脉冲总宽的设计方案值是3.2s,而CP脉冲的周期时间值是0.1s);D4是展宽脉冲后沿造成电路,当电子计数器D3的进制键入尾端NQ为"低",且CP脉冲的降低沿到达时,D4键入尾端键入一反过来脉冲信号,经D5送到D1的CD清零尾端,进而完成了一个较宽脉冲信号的展宽全过程,从D1的Q键入尾端键入一初始的展宽脉冲信号。另外,D5的键入数据信号还送过来至D2、D3的CD清零尾端,将其清零后,等待下一个较宽脉冲的到来。从图1下图的电路电路原理图中能够看到,一般来说能够将D3的进制键入数据信号NQ必需送至D5輸出尾端,做为D1、D2、D3的清零脉冲信号。

  脉冲展宽电路的特性  从上边的电路电路原理图和时钟频率模型波形图能够显出,运用isp器件包括的脉冲展宽电路具有以下特性:  (1)对键入脉冲信号的总宽适应力较强。最薄能够到ns数量级,因其仅有与所应用的CPLD器件的工作中速率相关。因而,特别是在仅限于于对较宽脉冲雷达信号进行展宽。

(2)展宽脉冲的总宽能够依据务必给出原著,均可变化电路(比如与单片机设计融合)?使其做当场动态性全自动载入。(3)展宽脉冲的总宽稳定、精准。因没外接R、C指定元器件,其脉冲总宽仅有与所应用的时钟频率和CPLD器件的特性相关。(4)展宽脉冲的最前沿与輸出较宽脉冲的最前沿中间的时间延迟基础稳定,即这一时间延迟是数据信号从D1的数字时钟輸出尾端到D1的键入尾端Q的时间延迟。

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(5)电路调节比较简单。当务必调节展宽脉冲的总宽时,不需要更换元器件,要是将新的设计方案、模型根据后的JED熔断器图文档,根据载入电缆线积极载入到CPLD器件内才可。这在对电路进行低、超低温等会议实验时看起来十分比较简单、便捷和高效率。  从图1还能够显出,这类单稳态脉冲展宽电路造成的脉长精密度是超过 或-一个CP时钟周期。

若要提高展宽脉冲总宽的精密度,能够应用图3下图的改进版单稳态脉冲展宽电路,即在图1电路的基本上,将转到isp器件的数字时钟脉冲信号经反相器宣扬相后,做为另一个完全一致脉长操纵电路的电子计数器的数字时钟脉冲。    那样,假如輸出的较宽脉冲在数字时钟脉冲的前半周期时间内到达,则由D6、D7、D8组成的脉长操纵电路再作刚开始记数;假如輸出的较宽脉冲在数字时钟脉冲的下半周期时间内到达,则由D2、D3、D4组成的脉长操纵电路再作刚开始记数。因为左右2个脉长操纵电路的時间计标值是完全一致的,故先记数则再作完成,后记数则后完成。

二者之劣为一个半时钟周期值。展宽脉冲信号的总宽,始自輸出较宽脉冲的最前沿,而相连2个脉长操纵电路中最开始完成指定记数的哪个电子计数器的进制脉冲所造成的清零脉冲信号。因而,无论輸出较宽脉冲信号的最前沿与数字时钟脉冲的较为時间关联怎样,其键入展宽脉冲的总宽为脉长操纵电路的時间计标值与輸出较宽脉冲的最前沿再加数字时钟脉冲的最前沿或后沿之差。虽然脉长操控记数电路的数字时钟脉冲周期时间没变化,但因为輸出较宽脉冲的最前沿与操控记数电路数字时钟脉冲降低沿的仅次时间差仅有一个半数字时钟脉冲周期时间(注意:数字时钟脉冲信号的頻率为1:1),故展宽脉冲信号的总宽出现偏差的原因超过" "或-一个半数字时钟脉冲周期时间。

图4是图3下图电路的时钟频率模型波形图。


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